verilog聲明不是導線

Question

試圖聲明導線與導線C相反，我們使用nC作爲導線。

module lab_4 (A,B,C,D,E,Y); 

output Y; 

input A; 
input B; 
input C; 
input D; 
input E; 

wire A; 
wire B; 
wire C; 
wire D; 
wire E; 
wire nA; 
wire nB; 
wire nC; 
wire nD; 

wire nCE; 
wire nAnCE; 
wire nABD; 
wire nBnDE; 
wire ACnD; 
wire Y; 

assign nA = ~A; 
assign nB = ~B; 
assign nC = ~C; 
assign nD = ~D; 

or (nCE,nC,E); 
and (nAnCE,nA,nCE); 
and (nABD,nA,B, D); 
and (nBnDE, nB, nD, E); 
and (ACnD, A, C, nD); 
or (Y,nAnCE, nABD, nBnDE, ACnD); 

endmodule 

我們的教授已經表明我們使用或（目的地，1,2），和（目的地，1,2）; ，但不是（）;.我們認爲它不應該是（nC，C）;但它根本不工作。

Answer 1

not (nC, C);是正確的，所以如果它不工作，它一定是由於其他原因。