vcs警告，指示生成的塊是否有名稱

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我需要一種方法來確定是否在一組verilog文件中的任何位置有沒有實例名稱的生成塊。我想知道我是否可以用vcs進行編譯，並看到警告，指出有一些像這樣的塊。「壞」塊的一個例子是：vcs警告，指示生成的塊是否有名稱

generate 
    for (i=0;i<N;i=i+1) begin 
     …. 
end 
endgenerate

感謝，

2013-03-21 Elad Perez

這是一個不完整的代碼示例。顯示一個命名的生成塊和一個沒有名字的生成塊。當你用vcs編譯你的代碼時發生了什麼？你有沒有收到警告？ – toolic 2013-03-21 15:47:59

我不認爲VCS可以做到這一點（至少在過去它不能），但如果您有Design Compiler或Conformal，應該可以確定這一點，因爲在設計制定過程中，兩者都會爲生成範圍添加確定性名稱。 – 2013-03-21 22:04:47

據我所知，這是VCS的範圍在用於。更簡單的解決方案是合成和grep默認名稱生成塊實例。

你也可以寫一個腳本掃描的RTL和檢查每個for和if-else在generate塊有begin : [name]。

如果從模擬器檢查RTL是真正需要的，那麼您需要編寫一個定製的VPI回調函數cbEndOfCompile。在回調中，查找並掃描所有生成的語句，然後檢查檢查命名。

2013-03-28 16:58:57 Greg

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