測試原理圖中兩點之間的連通性

Question

我爲半導體制造商工作。我們經常試圖測試我們的設計，以確保我們在零件上運行的序列正確連接示意圖上的兩個點，例如signal_a和signal_b。這兩個信號通常有多個通過門，必須打開才能連接兩個信號。爲了檢查這是否正確發生，我們通常會通過原理圖和仿真來檢查所有通過門是否正確打開。看來Verilog已經有了一個內置命令來檢查這個。例如類似的東西：

@triggering_signal 
begin 
    connected=check_connection(signal_a,signal_b) 
end 

連接將被設置爲1，如果他們連接和0，如果他們不是。如果有人能指出我正確的方向，如果存在這樣的情況，我將不勝感激。注意我想在代碼中放置一個強制信號來切換signal_a，並使用計數器查看signal_b是否顯示在signal_b上，但是由於signal_a處於任何其他狀態而不是1關閉死亡。

Answer 1

您可以嘗試使用SV聲明使用序列來測試signal_a值始終與signal_b相同。

assert (signal_a == signal_b) else $error("It's gone wrong");