digital-logic

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    4Way解複用器電路使用Verilog

    我在這裏爲我的數字邏輯類的任務掙扎。我在網上搜索了資源，但沒有太多證明有用的東西。看起來，每個人都有不同的方法，而不是我們在課堂上所做的。也沒有教科書，只是每週發放，這一個也不是很有幫助。我通過電子郵件發送了我的導師，但沒有回覆。基本上，這是我最後的希望。 我需要構建一個4路解複用器，但是，它必須先完成一個2路解複用器，然後使用其中三個創建一個四路解複用器。 這幾乎是我們得到的所有指令。我們展示了
    verilog digital-logic iverilog 2015-11-29

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    如何建立一個使用4個異或門的xnor門

    我正在嘗試做一個練習，它說建立一個只有4個xor門的xnor門，而且我有很多麻煩。有人可以幫我一把！
    logic boolean-logic digital-logic 2015-10-18

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    對32位向量的位進行排序。 Verilog的

    我需要做的排序32位矢量這樣的比特（不知道這是否就是所謂的載體）設計： 1010010101010 => 00000001111111 我必須有並行32位和連續出來，它必須是組合。 我想是這樣的： assign c=in[0]+in[1]+in[2]+in[3]+in[4]+in[5]+in[6]+in[7]+in[8]+in[9]+in[10]+in[11]+in[12]+in[13]+in[1
    sorting verilog digital-logic 2016-05-14

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    輸出二進制輸入平方的電路設計

    因此，對於我的數字邏輯課程，我們被要求設計一個帶有3個輸入的組合電路和一個產生二進制輸入平方的輸出。我假設她意味着輸入是3位二進制數字0-7。在描述解決方案時，她提到了3個一般步驟1.查找真值表，2.推導函數和3.簡化我很清楚在輸出是單個函數時如何執行此操作（將實例真正的函數，簡化等）。在我們唯一相關的例子中，我們輸入0到9的BCD碼並輸出它們超過3的當量，然後簡化每個4個輸出變量的k映射（W的映
    boolean-logic circuit digital-logic truthtable 2015-06-03

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    爲什麼電路a不工作，何時電阻被去除？

    我在水位指示器和電路當我試圖使電路 沒有它無法工作阻力，因爲它是與電阻操作。 爲什麼性是必要的，我知道，這降低了電流，它引起的電壓降，但爲什麼電路不工作。
    electronics digital-logic 2015-12-21

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    VHDL爲什麼當狀態S0不應該是活動狀態？

    我在使用這段代碼時遇到了一些麻煩。看起來狀態S0總是有效的，即使它不應該是。看起來這個狀態的輸出是反轉的（當它被禁止時是有效的）。有任何想法嗎？底部的模擬打印。由於 library IEEE; use IEEE.STD_LOGIC_1164.all; entity ControlUnit is port(clk : in std_logic; reset :
    vhdl fpga altera quartus digital-logic 2016-05-19

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    靜態危險1和一個電路問題？

    我讀過關於靜態危險的內容。我們知道靜態1-危害是：輸入變化導致輸出從1到0到1 我的筆記涵蓋了電路如下： 我的筆記說：當B=C=D=1，對於任何變化一個值，它可能有靜態危害1. 但我認爲： 對靜態危險1的1到0的轉變可觀察到。對於0到 可以觀察到A無危險的1轉變。 任何人都可以描述我的句子是正確的還是我的筆記說正確的句子。哪一個是正確的？爲什麼？謝謝。
    computer-architecture circuit digital-logic digital-design hazard 2016-02-11

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    設計一個系統定時器（Porgrammable邏輯定時器）

    系統計時器 計算機包含含有可編程通道的定時器。可編程 通道意味着不同持續時間的定時器。如何設計這種電路具有四個 可編程信道，每個禁用最初。一個使能輸入，兩個信道選擇 輸入和4線的持續時間的輸入可以任何通道從1- 15.零設置爲一個給定的持續時間是指禁用信道。四個輸出行對應於信道和 作爲對應定時器期滿被高一旦設定。 輸入 時鐘脈衝CP 輸入可用IA 通道選擇CS0，CS1 時間D0 ... D3 輸
    digital-logic flip-flop circuit-diagram 2016-01-08

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    如果在電平敏感塊中缺少「else」子句

    如果塊對電平敏感並且存在缺少else子句，那麼它將推斷什麼。
    verilog system-verilog digital-logic 2016-01-13

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    我可以將5V邏輯應用於xc95288xl的JTAG引腳嗎？

    我設計了一款XC95288xl CPLD板。我用兩個74125緩衝區將並行端口連接到cpld的jtag引腳。 cpld和74125緩衝區均使用3.3V電源。但是我想知道是否可以使用5V來爲緩衝器供電，而使用3.3爲CPLD的I/O引腳供電？ XC9500xl系列數據表說IO端口是5V寬容，但沒有說任何關於JTAG引腳。 我在問這個問題，因爲如果我向緩衝區提供5V電壓，它們將在其引腳上使用5V TT
    fpga xilinx electronics circuit digital-logic 2015-11-26
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