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    VHDL：司和十進制表示

    ，我使用將返回16位字，並將其轉換爲實際值我需要使用一個表達的傳感器， 表達是((175.72*16b_word)/65536)-46.85. 我可以除以16位右移？ 我已經搜索了幾個小時，現在仍然不知道如何處理十進制表示！有沒有人有一個如何解決它的例子？
    vhdl fpga 2017-11-25

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    VHDL，D型異步觸發器

    我剛開始學習vhdl代碼，並且我編寫了一個D型異步觸發器的代碼。我應該如何修改我的代碼，使其具有第二個D型輸入，第二個輸入是從第一個輸出輸入的。 library ieee; use ieee.std_logic_1164.all; entity FLIPFLOP is port ( clk : in std_logic ; clr : in std_logic ;
    vhdl 2017-10-08

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    返回無約束數組vhdl

    在vhdl中返回無約束向量的最佳方式是什麼？ function func(selector : natural) return std_logic_vector is begin case selector is when 3 => return std_logic_vector("11"); when 4 => return std_logic_vector(
    vhdl vivado ghdl 2017-10-10

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    錯誤：D：/velilog/bubu.vhd（3）：在「clock_in」附近：（vcom-1576）期待END

    我想在vhdl中使用modelsim製作fsm，但是當我嘗試編譯我的代碼時這個錯誤 enter code here entity timer_50Mhz is generic(count : integer range 0 to 50000000 := 2); clock_in : in STD_LOGIC; clock_out : out STD_LOGI
    vhdl 2017-10-13

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    結合端口bram接口

    我想寫一個IP來存儲/讀取數據使用BRAM。 我到目前爲止使用（C）DMA從內存中讀取內存映射數據並獲得一個AXIS。 然後，我用VHDL創建了一個新的源文件，以接受AXIS的工作方式，就像魅力一樣。 另一方面，我想創建一個BRAM接口，但是vivado並沒有爲BRAM接口組合端口。 位於「vivado/data/ip/interfaces/bram_v1_0」文件夾中的文件「bram_rtl.x
    vhdl xilinx vivado 2017-10-13

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    VHDL程序 - 觸發器多少需要在硬盤簡單的問題，

    類我知道這是一般的，但正是因爲這樣，我問... 如果我用VHDL代碼和我使用一個這樣開始的過程： Process(clk,x,y,x) begin ... end process 有沒有什麼辦法可以保存x，y，z值？我明白這一點，如果我不保存他們，我不會說如果他們中的一個改變了，這意味着我必須拯救他們。 即時與大學的朋友寫作業，我們有不同的意見。非常感謝幫手！
    vhdl flip-flop 2017-10-13

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    VHDL中的簡單SR鎖存器仿真（帶Xilinx）不會振盪

    我已經瞭解到，當S和R在它們在下面的電路VHDL代碼中僅爲'1'時均爲'0'時，SR鎖存器會發生振盪。 這裏是SRLATCH library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity SRLATCH_VHDL is port( S : in STD_LOGIC; R : in STD_LOGIC; Q : inou
    vhdl xilinx 2017-10-14

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    使用對象但未聲明

    我知道這是一個相當常見的問題。無論如何，通過論壇，我無法找到一個令人滿意的答案，爲什麼我得到以下CT錯誤，對於給定的VHDL代碼。你能幫我嗎？ VHDL代碼 library IEEE; use IEEE.std_logic_1164.all; entity design is port(clk:IN std_logic; reset:IN std_logic; A:IN std_logi
    variables vhdl quartus hardware-programming 2017-10-17

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    Sed + RegEx從VHDL文件中刪除評論

    我試圖用sed和正則表達式從VHDL文件中刪除所有評論。 VHDL註釋以 - 開頭，在此之後的其餘部分是註釋。 我的第一種方法是： SED -i的/--.*// G'file.vhdl 這將刪除所有的意見，但該文件還可以包含任務與不用管它：符號 - 。因此，分配sig1 < =「11--000」也會受到影響。另外，分配可以是連接，如sig1 < =「0--」&「 - 1」。覆蓋所有這些情況是否有很
    regex sed vhdl 2017-10-18

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    在VHDL/ModelSim的

    我試圖使用VHDL配置規範使用配置規格預先設定 這應該是可能的，如圖IEEE1076-2008，節7.3.2.1，這給出了以下示例： entity AND_GATE is generic (I1toO, I2toO: DELAY_LENGTH := 4 ns); port (I1, I2: in BIT; O: out BIT); end entity AND_GATE;
    vhdl modelsim 2017-10-28
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