我想在調用Tcl命令時有條件地追加選項。我正在使用Xilinx Tcl命令synth_design,如UG835 p.1042中所示,使用Tcl版本8.5。如何使用條件選項調用Tcl命令
例如,我想:
- 構建的數據結構,將附加0或更大的
-verilog_define MACRO
其中-verilog_define
不是字符串而是一個選項, - 通該結構於該命令在其擴展形式。
凡本:
synth_design -top ${top}_top -part ${part} -verilog_define MACRO1 -verilog_define MACRO2
^-------------------------------------------^
變爲這樣的:
如果你使用的是8.5以前的Tcl版本,你可以使用'eval synth_design -top $ {top} _top -part $ {part} $ options' – Jerry 2014-10-03 07:26:18
嚴格來說,'eval [list synth_design -top $ {top} _top - 如果'$ top'或'$ part'包含Tcl元字符,則可以避免出現部分$ {part}] $ options'。 – 2014-10-03 12:08:30