系統verilog中的結構和聯合之間的區別

Question

我很難理解在系統Verilog中使用聯合和結構。我知道他們以不同的方式分配內存，但是我想深入瞭解結構和聯盟。 LRM對於像我這樣的人來說很難理解。

Answer 1

結構和SystemVerilog中工會是非常類似於C結構和聯合所以，如果你正在尋找使用情況下，可能有助於在讀了它們如何能夠在C

使用

這裏一個問題，解決這個問題：Difference between a Structure and a Union in C

SystemVerilog添加結構和聯合的打包與解壓的區別。打包的聯合必須包含所有大小相同的類型（位數）。

Answer 2

問題的答案很大程度上取決於您是否嘗試編寫可綜合的RTL代碼。對於RTL，結構體和聯合體提供了訪問位的不同方式。請參閱How does a system verilog structure be realized in hardware? are the members declared as wires?

對於測試平臺或其他代碼，這些類型在跨越語言邊界時經常使用到C.