如何在SystemVerilog中創建一個空數據類型或條件字段

Question

我想編寫其中某些輸入不存在的代碼。我想創建一個包含這些參數的結構（除其他外）。我該怎麼做？我試圖使用生成，定義一個空結構（typedef struct {} empty_t）和0大小的數組（logic foo[0]），但我所有的嘗試失敗作爲語法錯誤。

編輯：我想這樣做（簡體）：

module foo(clk, data_in, opt_data_in); 
    parameter USE_OPT_IN = 1; 

    input logic clk; 
    input logic data_in; 
    input logic opt_data_in; 

    typedef struct packed { 
     logic data_in; 
     // Since it's stored in on-chip RAM I'd like it 
     // to be as small as possible 
     if (USE_OPT_IN != 0) 
      logic opt_data_in; 
    } ram_entry_t; 
    ram_entry_t my_ram[4096]; 

    always_ff @(posedge clk) begin 
     ram_entry_t new_entry; 
     new_entry.data_in = data_in; 
     if (USE_OPT_IN != 0) 
      new_entry.opt_data_in = opt_data_in; 
     my_ram[$random() % 4096] = new_entry; 
    end 
endmodule 

當然這並不編譯。

編輯2：上面是簡化的例子。有超過7個可選字段，編碼128個結構似乎不合理 - 與僅使用非結構化位字段相比。

Answer 1

沒有可選的端口或空數據類型。引用端口的模塊內部的代碼對任何情況都是有意義的。

有幾件事情可以做

1. 您可以指定一個默認值，如果不連接將使用的輸入端口。
2. 您可以參數化端口類型以使用具有不同數量字段的不同結構。同樣，模塊內的代碼必須適用於任何數據類型。這通常意味着將輸入轉換爲模塊內已知類型的輸入。
3. 如果所有輸入類型相同，也可以使用可變大小的數組。

Answer 2

我想唯一的建議是使用一個TYPE作爲模塊的參數，其中後者可能是一個有或沒有字段的結構。除非可以使用接口或類，否則您還需要genarate塊。這是一個簡單的方法。對於生成塊，它可能還需要另一個OPT參數。對不起，我沒有嘗試編譯它。

module foo#(parameter type TYPE = int, parameter bit OPT = 1) 
     (clk, data_in, opt_data_in); 
    input logic clk; 
    input logic data_in; 
    input logic out_data_in; 

    TYPE my_ram[4096]; 

    if (OPT) begin 
    always_ff @(posedge clk) begin 
     TYPE new_entry; 
     new_entry.data_in <= data_in; 
     new_entry.opt_data_in <= opt_data_in; 
     my_ram[$random() % 4096] <= new_entry; 
    end 
    else begin 
    always_ff @(posedge clk) begin 
     TYPE new_entry; 
     new_entry.data_in <= data_in; 
     my_ram[$random() % 4096] <= new_entry; 
    end 

    end 
endmodule 

現在你可以實例與你不同類型的模塊：

typedef struct packed { 
    logic data_in;  
    logic opt_data_in; 
} ram_entry_full_t; 
typedef struct packed { 
    logic data_in;  
} ram_entry_short_t; 

foo#(ram_entry_full_t, 1) foo_full(..); 
foo#(ram_entry_short_t, 0) foo_short(..); 

Answer 3

我會建立在@Serge答案。如果你想使你的RAM條目類型外部模塊，並使用它們作爲參數，你可以做掉與USE_OPT_IN參數完全，因爲這是多餘的：

typedef struct packed { 
    logic data_in;  
    logic opt_data_in; 
} ram_entry_full_t; 

typedef struct packed { 
    logic data_in;  
} ram_entry_short_t; 


module foo #(parameter type TYPE = int) (clk, data_in, opt_data_in); 
    input logic clk; 
    input logic data_in; 
    input logic out_data_in; 

    TYPE my_ram[4096]; 

    if (TYPE == type(ram_entry_full_t)) begin 
    always_ff @(posedge clk) begin 
     TYPE new_entry; 
     new_entry.data_in <= data_in; 
     new_entry.opt_data_in <= opt_data_in; 
     my_ram[$random() % 4096] <= new_entry; 
    end 
    end 

    else if (TYPE == type(ram_entry_short_t)) begin 
    always_ff @(posedge clk) begin 
     TYPE new_entry; 
     new_entry.data_in <= data_in; 
     my_ram[$random() % 4096] <= new_entry; 
    end 
    end 

    else begin 
    $error("Unsuported type ..."); 
    end 

endmodule 

你可以更換如果/否則級聯案例使代碼稍微更具可讀性。您也可以通過提取函數來重構初始化代碼以避免重複。

您也可以使用TYPE作爲您的頂級模塊的端口，而不是data_in和opt_data_in。

對於第二種情況，你可以留下你的模塊簽名在你的問題，裏面做的所有的魔法：

module foo(clk, data_in, opt_data_in); 
    parameter bit USE_OPT_IN = 1; 

    input logic clk; 
    input logic data_in; 
    input logic opt_data_in; 

    typedef struct packed { 
    logic data_in;  
    logic opt_data_in; 
    } ram_entry_full_t; 

    typedef struct packed { 
    logic data_in;  
    } ram_entry_short_t; 

    if (USE_OPT_IN) begin 
    always_ff @(posedge clk) begin 
     ram_entry_full_t new_entry; 
     new_entry.data_in <= data_in; 
     new_entry.opt_data_in <= opt_data_in; 
     my_ram[$random() % 4096] <= new_entry; 
    end 
    end 

    else begin 
    always_ff @(posedge clk) begin 
     ram_entry_short_t new_entry; 
     new_entry.data_in <= data_in; 
     my_ram[$random() % 4096] <= new_entry; 
    end 
    end 

endmodule 

這樣，它不可能用錯誤的參數來實例化模塊，如果你不」如果你的模塊已經在某個地方被使用，那麼就會中斷接口兼容性