concatenate位C++

Question

我正在尋找一個優雅的C++使用SystemC來連接位。

系統的Verilog例如，在一個漂亮的一行：

bool my_variable; 
uint bits_combination = {8'b0, {8{my_variable}}, 8'b1, 4'b0, 2'b1, 2'b0}; 

對於C++我的最佳解決方案：

bool my_variable; 
sc_uint<32> bits_combination; 
bits_combination.range(31,24) = 0; 
bits_combination.range(23,16) = my_variable ? (1 << 8)-1 : 0; 
bits_combination.range(15,8) = (1 << 8)-1; 
bits_combination.range(7,4) = 0; 
bits_combination.range(3,2) = (1 << 2)-1; 
bits_combination.range(1,0) = 0; 

提高該行的非三元運營商也將幫助：

my_variable ? (1 << 8)-1 : 0 

Answer 1

看起來像

0b0000'0000'0000'0000'1111'1111'0000'1100 | 
(0b0000'0000'1111'1111'0000'0000'0000'0000 * myVariable) 

Answer 2

在SystemC逗號運算符被重載連接。但是沒有像{8 {my_variable}}這樣的複製操作符。

但是，你可以寫一個函數來做複製。例如：

template <int N, int M> 
sc_uint<N*M> replicate(sc_uint<M> val) { 
    sc_uint<N*M> res = 0; 
    for (int i = 0; i < N; ++i) 
     res = (res << M) | val; 
    return res; 
}; 

您SystemVerilog的樣品，這樣的SystemC版本可以是這樣的：

sc_uint<1> my_variable = 1; 
sc_uint<32> bits_concatenation = (sc_uint<8>(0), replicate<8>(my_variable), sc_uint<8>(1), sc_uint<4>(0), sc_uint<2>(1), sc_uint<4>(0));