Vivado 2015.2是否支持SV動態排隊？

我正在使用Xilinx Vivado 2015.2 64位。Vivado 2015.2是否支持SV動態排隊？

雖然運行以下模擬我收到以下錯誤：

是fatal_error：Vivado仿真器內核已經發現從它無法恢復的異常條件。進程將終止。

現在模塊：該模塊

module q(); 
wire a,b; 
endmodule

試驗檯：

module tb_q(); 
reg a,b; 
int gan [4] [$]; 
initial 
    begin 
    gan[2].push_back(67); 
    $monitor("gan= %p",gan); 
    end 
endmodule

任何幫助將十分讚賞。

謝謝。

2016-09-18 R Ganesan

我相信SystemVerilog的模擬器支持僅限於一個可綜合的子集。 http://www.xilinx.com/support/answers/59002.html

2016-09-18 15:26:48

您的意見是相當有幫助的。這是否意味着所有系統Verilog結構都不是合成結構？有沒有其他的綜合/仿真工具可以提供完整的可合成系統Verilog支持？ –

否。這意味着如果Vivado仿真不支持任何SystemVerilog構造，除非它也是可合成的。 _Queues_不可合成。 _Structs_和_enums_是可綜合的。 –

我剛剛搜索了可能使用非可合成子集的內容。我可以得出結論：Vivado 2015.2不支持非綜合SV構造甚至測試目的？但它支持Verilog非可綜合構造，如$ monitor，主要用於測試。 Dave_59的迴應會讓我的理解變得清晰。 –

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