生成關聯數組SystemVerilog

Question

如何使用generate語句在SystemVerilog中生成很多關聯數組？

e.x.

這裏是一個關聯數組聲明

logic [8-1:0] memory [*]; 

如何生成他們的10，而無需編寫這些手冊？

Answer 1

您不使用生成語句。你可以有陣列陣列

logic [8-1:0] memory [10][int]; 

P.S.我強烈建議您不要使用[*]作爲索引類型，而是使用[int]或其他現有數據類型。 [*]是爲了與舊語言向後兼容並使用它而阻止您訪問SystemVerilog的全部功能。