在systemverilog中，是否可以對參數化類型進行條件化？

Question

在systemverilog中，我是否可以調整參數化類型？

我想要做的事，如：

parameter IS_R = 0, 
parameter type id_t = IS_R ? r_t : d_t 

我lint程序不喜歡這樣，任何想法？這是非法的嗎？

Answer 1

不，你不能這樣做。 SystemVerilog LRM只允許兩個類型參數的操作 - 賦值和相等。您可以嘗試使用generate結構，但使用條件類型的代碼必須位於生成的塊內。