何時使用邏輯數據類型以及何時使用系統verilog中的位數據類型？

我知道邏輯是一個4狀態，位是2狀態，使用位會使失去x和z的測試。但是，究竟何時和何時邏輯？何時使用邏輯數據類型以及何時使用系統verilog中的位數據類型？

2016-12-28 amit

[SystemVerilog數據類型差異（reg，logic，bits）]的可能重複]（http://stackoverflow.com/questions/13282066/difference-of-systemverilog-data-types-reg-logic-bits） – Thrasher

本文應涵蓋您的問題：

http://www.sutherland-hdl.com/papers/2013-DVCon_In-love-with-my-X_paper.pdf

TLDR; 位性能更好（只有2個模型），但隱藏X-propagation問題。

來源

2016-12-28 20:01:51

何時使用邏輯數據類型以及何時使用系統verilog中的位數據類型？

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