如何重寫Verilog代碼以刪除多餘的reg？

Question

如何重寫下面的代碼，以便我不需要額外註冊。我只是想承擔由此產生的32×32位乘法的32位，並把它放入結果

input signed[31:0] Reg1; 
input signed[31:0] Reg2; 
output[31:0] Result; 
reg signed[31:0] Result; 
reg[63:0] mul; 
mul = Reg1 * Reg2; 
Result = mul[31:0]; 

Answer 1

什麼：

Result = (Reg1 * Reg2)[31:0];