verilog

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    錯誤：（vsim -3389），

    我不明白爲什麼我在使用model-sim時出現此錯誤，我嘗試了很多修復程序，但似乎無法解決此問題。 這是我的ModelSim成績單說什麼： ** Error: (vsim-3389) C:/Users/VRN/Desktop/sha256/t_processing.v(31): Port 'a_in' not found in the connected module (5th connectio
    verilog modelsim test-bench 2017-11-18

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    Verilog和從採訪中繪製FSM

    我很快就要接受英特爾訪問，並嘗試練習一些關於Verilog和FSM的問題。我找到了下一個Verilog代碼並試圖將其轉換爲FSM（忘記了如何處理FSM）。 包含該問題的英特爾網站是here。 這就是我所做的：從0到1的箭頭，從1到2的箭頭（在箭頭上輸入0）或箭頭從1到0（輸入1在箭頭上），箭頭從2到3以及箭頭從3到0. 但是我在哪裏寫輸出？
    verilog 2017-12-02

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    順序模塊中的位移失敗，組合不成功。爲什麼？

    我正在調試一段Verilog代碼，特別是從FX2LP（Cypress CY7C68016A）USB控制器發送和接收字節。沒有進入許多細節，數據在每個週期中按字節發送和傳輸。對於我的測試，我使用了一個16字節的緩衝區，我首先填充然後傳回（回波測試）。 我的代碼的顯著部分看起來像： reg [127:0] dataBuf; // 16 byte buffer for USB data reg [7
    verilog race-condition hardware-interface iverilog 2017-12-03

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    verilog：實例化是不允許在連續區域，除了檢查實例

    我想做一個4位輸入模3模塊。我不斷收到錯誤「實例化不允許在連續區域，除了檢查器實例」。我不確定我做錯了什麼。 module divisible_3( input [3:0] a, output div3); wire xnor30; wire xnor21; wire and32; wire xnor10; wire xnor_and; wire andxnor_a
    verilog 2017-10-20

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    Verilog 2001語法中全局聲明是非法的任務

    我有一個verilog文件，我想要的是一個數學任務，然後我在另一個文件中執行include "maths.v"，然後在mathsfunction;中寫入mathsfunction;在其他文件initial begin - end塊，應該在這一點上運行的任務，如果我理解正確的話，代碼如下： Maths.v task mathsfunction; reg [0:31] x; reg [0:31]
    verilog 2017-10-21

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    非常簡單的FSM的怪異行爲

    我想學習使用EDA遊樂場的Verilog。我試圖通過結合下一個狀態和輸出邏輯來重寫Moore Machine：http://www.edaplayground.com/x/B。 這裏是我做了什麼： /* * Finite state machine.Moore Machine * If input 'a' is asserted, the state machine * moves IDLE
    verilog fsm 2017-10-21

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    在Verilog中實現最大爲N的整數求和

    我試圖設計將產生以下序列的硬件，F =前N個整數的和，即1 + 2 ... + N。 （例如，如果N = 3，則F = 1 + 2 + 3 = 6）。我正在實現一個模塊，只要輸入N改變，它就會在最後N個時鐘週期後產生F. N將是任何4位數字（意味着F必須是7位長）。當新的F被計算時，N不會改變。這裏是我的嘗試： module Fib (clock, reset, N, Fib); input
    verilog 2017-10-22

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    在Verilog中總是在塊中觸發塊的評估順序？

    我知道，對於2個總是具有相同觸發器的塊，它們的評估順序是完全不可預知的。 然而，假設我有： always @(a) begin : blockX c = 0; d = a + 2; if(c != 1) e = 2; end always @(a) begin : blockY e = 3; end always @(d) begin : blockZ c = 1; e =
    verilog 2017-10-29

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    假設（）不適用於初始語句

    對於https://i.imgur.com/NCUjYmr.png，爲什麼信號「復位」最初假定爲「1」？任何人都有任何想法，爲什麼假設不起作用？
    verilog yosys 2017-12-18

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    如何在Chisel3中添加verilog綜合指令？

    例如，我需要確保寄存器陣列與塊RAM合成，然後用Verilog： reg [3:0] my_ram [255:0] /* synthesis syn_ramstyle=block_ram */; 我如何代碼鑿的相似？ 非常感謝。
    verilog chisel 2017-12-27
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