什麼VHDL庫使用十進制模

Question

library IEEE; 
use IEEE.STD_LOGIC_1164.ALL; 
--use IEEE.STD_LOGIC_ARITH.ALL; 
--use IEEE.STD_LOGIC_UNSIGNED.ALL; 
use IEEE.NUMERIC_STD.ALL; 

entity two_number_split is 
    Port (number : in integer range 0 to 99; 
      position0 : out STD_LOGIC_VECTOR (3 downto 0); 
      position1 : out STD_LOGIC_VECTOR (3 downto 0)); 
end two_number_split; 

architecture Behavioral of two_number_split is 
    signal pos0, pos1 : STD_LOGIC_VECTOR(3 downto 0); 
begin 
    convert: process(number, pos0, pos1) 
    begin 
      pos1 <= number/10; 
      pos0 <= number mod 10; 
      position0 <= std_logic_vector(pos0); 
      position1 <= std_logic_vector(pos1); 
    end process convert; 

end Behavioral; 

錯誤：

ERROR:HDLCompiler:1638 - "C:\Users\XXX\Documents\SS\ISE_Ex\seven_segment\two_numbers.vhd" Line 19: found '0' definitions of operator "/", cannot determine exact overloaded matching definition for "/" 
ERROR:HDLCompiler:1638 - "C:\Users\XXX\Documents\SS\ISE_Ex\seven_segment\two_numbers.vhd" Line 20: found '0' definitions of operator "mod", cannot determine exact overloaded matching definition for "mod" 

我想我只是使用了錯誤的庫。任何建議嗎？我已經嘗試了上面列出的庫的所有組合，不知道發生了什麼。

Answer 1

std_logic_vector傳統上不是數字類型。它是一些位數的集合，故意忽略數字運算符來強化這種解釋。您應該使用numeric_std中的unsigned或signed類型來獲取具有一組算術運算符的數組。

（可選）如果您的工具支持VHDL-2008，則可以使用ieee.numeric_std_unsigned將算術語義添加到std_logic_vector。它與std_logic_unsigned類似，儘管它的名稱和庫映射不是標準庫。

Answer 2

您可以修改pos0和pos1的聲明爲整數類型，計算並將它們轉換爲BCD表示形式。

library ieee; 
use ieee.std_logic_1164.all; 
use ieee.numeric_std.all; 

entity two_number_split is 
    port ( 
     number:  in integer range 0 to 99; 
     position0: out std_logic_vector (3 downto 0); 
     position1: out std_logic_vector (3 downto 0) 
    ); 
end two_number_split; 

architecture Behavioral of two_number_split is 
    signal pos0, pos1 : natural range 0 to 9; -- std_logic_vector(3 downto 0); 
begin 
    convert: process(number, pos0, pos1) 
    begin 
      pos1 <= number/10; 
      pos0 <= number mod 10; 
      position0 <= std_logic_vector(to_unsigned(pos0,position0'LENGTH)); 
      -- was <= std_logic_vector(pos0); 
      position1 <= std_logic_vector(to_unsigned(pos1,position1'LENGTH)); 
      -- was <= std_logic_vector(pos1); 
    end process convert; 

end Behavioral; 

它使用to_unsigned於十進制數位值POS1和POS0轉換爲unsigned數組類型。返回的unsigned數組長度由第二個參數指定，該參數可能只是一個文字。

您可以使用unsigned作爲position0和position1的類型，併爲每個作業保存類型轉換。

這裏的想法有三個方面：可讀性，使用兼容左右參數的操作符函數以及返回值，以及使用integer乘法運算符的速度快於unsigned運算符。無符號運算暗含在number的自然範圍內。

而這個例子的工作原理：

但並不特別合成資格 - 有兩個相乘的運營商。如果您需要綜合某些內容，請參閱Convert 8bit binary number to BCD in VHDL以獲取有關如何避免七位乘法運算符的啓示。