我該如何解決這個增量週期時鐘延遲問題

Question

我有我的代碼的以下簡化示例，其中可以模擬DeltasTest實體來顯示問題。真正設計中的時鐘是基於通用的反轉或非反轉的，並且在此之下提供幾個其他實體。

問題在於，行爲模擬中簡單的邊緣檢測器不起作用（data_out只是一個小故障），這是由於反轉階段在時鐘上引入的Δ週期延遲。有沒有一個標準或其他優雅的方式來解決這個問題？

到目前爲止，我的最佳解決方案是將data_in信號分配給另一個信號，使其具有與clk相同的增量循環延遲。我想使用一個函數來根據需要反轉時鐘作爲函數的第二個參數，但這個時鐘在很多地方都有使用，這看起來不是很優雅，而且我很確定它甚至可以解決這個問題。問題。抓着吸管，我也試着把時鐘反轉賦值給transport賦值，但是，正如所料，這沒有任何區別。

library IEEE; 
use IEEE.STD_LOGIC_1164.ALL; 

entity Deltas is 
    Generic (
     CLK_INVERT : boolean := false 
    ); 
    Port (
     clk : in std_logic; 
     data_in : in std_logic 
    ); 
end Deltas; 

architecture Behavioral of Deltas is 

    -- Signals 
    signal data_reg : std_logic := '0'; 
    signal clk_inverted : std_logic := '0'; 
    signal data_out : std_logic := '0'; 

begin 

    ClkInvert : if (CLK_INVERT) generate 
     clk_inverted <= not clk; 
    else generate 
     clk_inverted <= clk; 
    end generate; 

    process (clk_inverted) 
    begin 
     if (rising_edge(clk_inverted)) then 
      data_reg <= data_in; 
     end if; 
    end process; 

    process (data_reg, data_in) 
    begin 
     if (data_reg /= data_in) then 
      data_out <= '1'; 
     else 
      data_out <= '0'; 
     end if; 
    end process; 

    -- Other entities use `clk_inverted`. Commented out so that this example compiles 
    --LowerEntity : entity work.Counter 
    --port map (
    -- clk => clk_inverted 
    --); 

end Behavioral; 

library IEEE; 
use IEEE.STD_LOGIC_1164.ALL; 

entity DeltasTest is 
end DeltasTest; 

architecture Behavioral of DeltasTest is 

    signal clk : std_logic := '0'; 
    signal data_in : std_logic := '0'; 

begin 

    clk <= not clk after 10 ns; 

    process (clk) 
     variable count : integer := 0; 
    begin 
     if (rising_edge(clk)) then 
      count := count + 1; 
      if (count = 4) then 
       count := 0; 
       data_in <= not data_in; 
      end if; 
     end if; 
    end process; 

    uut : entity work.Deltas 
    Port map (
     clk => clk, 
     data_in => data_in 
    ); 

end Behavioral; 

Answer 1

我想，你對data_in額外的增量週期的「解決方案」可能是最乾淨簡單的解決方案。

語義上，對clk_inverted的賦值可能會轉化爲硬件，作爲時鐘信號中的反相器，因此模擬中的增量循環延遲表示真實硬件中引入的（可能（*）真實）競態條件。

因此，仿真行爲不僅僅是一個煩惱，而是一個有用的屬性，警告您必須注意與良好的同步設計實踐存在潛在偏差。 （*）只有「可能是真實的」，因爲根據技術的不同，合成可能會通過檢測相反的邊緣將反演「推」到下游的FF--根據Morten的評論自動轉換您的設計。

當額外的增量循環被埋在別人的IP中，或許是外部組件（如內存）的模型時，它變得更加棘手。然後，IP就不再受控制，板級仿真可能會在錯誤的時鐘週期內讀取或寫入數據。在FPGA的I/O分配（來自FPGA數據表或合成報告）中的慣性延遲或PCB上的傳輸延遲，我的答案是添加近似的I/O延遲。這確保了我的模擬能夠逼近電路板的行爲 - 並不完美，但足以讓我在正常的同步實踐之後設計內部邏輯。

---

一個更乾淨的解決方案將是生成兩個不同的基於通用的時鐘進程。這完全消除了煩人的三角洲週期。

最後！對於SM，在保持時鐘過程儘可能簡單，有效益的2-過程形式的使用...

不會這麼快......

要重構的行爲是時鐘邊沿檢測，它已經被重構爲一個來自過時和複雜（級別和事件）表達式的簡單函數。

爲什麼不進一步重構時鐘邊沿檢測，例如...

function clock_edge(signal clk : in std_logic) return boolean is 
begin 
    if CLK_INVERT then 
     return falling_edge(clk); 
    else 
     return rising_edge(clk); 
    end if; 
end clock_edge; 
... 

process (my_clock) is 
begin 
    if clock_edge(my_clk) then ... 

我還沒有測試過，看看綜合工具是否可以根據需要實現這一點。有些人可能會，有些人可能不會（如果他們只是特別包含系統提供的功能而不是正確地完成工作）

在分層設計中，此函數將位於包中，供需要它的任何實體使用。這帶來了泛型可見性的問題：一個建議是在包中使用常量，另一個是將泛型作爲第二個參數傳遞給函數。正確的做法可能取決於合成工具施加的限制。

Answer 2

我認爲你有一個亞穩態發生的情況。你輸入的數據，如果它來自外界可能不會同步。

通過兩個級聯寄存器對data_in進行時鐘處理，並將兩個寄存器進行比較，而不是將data_reg與輸入信號進行比較。

我敢肯定我之前

Answer 3

犯這個錯誤如何使用時鐘上了年紀的風格和CLK_POLARITY更換CLK_INVERT。我自己並沒有這樣做，但我很確定我在某個地方見過它。

entity Deltas is 
    Generic (
     CLK_POLARITY : std_logic := '1' 
    ); 
    Port (
     clk : in std_logic; 
     data_in : in std_logic 
    ); 
end Deltas; 
architecture Behavioral of Deltas is 
    signal data_reg : std_logic; 
    signal data_out : std_logic; 

begin 

    process (clk) 
    begin 
     if clk = CLK_POLARITY and clk'event then 
      data_reg <= data_in; 
     end if; 
    end process; 

這就提出了一個更大的問題，如何做一個寫IP可能會進行不同的設計需要不同的時鐘極性（爲這裏所做的），不同的復位極性，以及不同的復位樣式（異步復位VS同步復位）。我認爲我們需要一套實現觸發器的程序。除了具有異步復位功能的DFF以外，我認爲我們也可以擁有像DFFR（帶有復位功能的DFF）的東西，它的實現由所使用的封裝體確定。

-- In package body asynchronous resets 
procedure DFFR (
    signal Clk : std_logic ; 
    signal Reset : std_logic ; 
    signal DataIn : std_logic ; 
    signal DataOut : std_logic ; 
    constant ResetValue : std_logic 
) is 
begin 
    if Reset = RESET_POLARITY then 
    DataOut <= ResetValue ; 
    elsif Clk = CLOCK_POLARITY and Clk'event then 
    DataOut <= DataIn ; 
    end if ; 
end procedure DFFR ; 

-- In package body synchronous resets 
procedure DFFR (
    signal Clk : std_logic ; 
    signal Reset : std_logic ; 
    signal DataIn : std_logic ; 
    signal DataOut : std_logic ; 
    constant ResetValue : std_logic 
) is 
begin 
    if Clk = CLOCK_POLARITY and Clk'event then 
    if Reset = RESET_POLARITY then 
     DataOut <= ResetValue ; 
    else 
     DataOut <= DataIn ; 
    end if ; 
    end if ; 
end procedure DFFR ; 

-- In package body power on reset by initialization 
procedure DFFR (
    signal Clk : std_logic ; 
    signal Reset : std_logic ; 
    signal DataIn : std_logic ; 
    signal DataOut : std_logic ; 
    constant ResetValue : std_logic 
) is 
begin 
    if Clk = CLOCK_POLARITY and Clk'event then 
    DataOut <= DataIn ; 
    end if ; 
end procedure DFFR ; 

針對不同時鐘域做出不同決策的設計需要爲每個時鐘域分別設置一個庫。

即將到來的IEEE 1076-2018正在爲IEEE開放源代碼試點開放當前的VHDL軟件包。也許我們可以在下一次修訂中得到這個結果 - 但是，目前我比我有更多的想法，所以我們需要更多的參與者。