如何從系統verilog中的全局時鐘派生本地時鐘

Question

...基本上試圖模仿在實際芯片中會發生什麼，其中硬件與時鐘速率無關，並且我們有一個時鐘發生器，用於控制時鐘頻率各種組件，例如對於2GHz時鐘源，您可以每隔2個週期將信號傳播到處理器，工作頻率爲1 GHz，對於500 MHz工作頻率，每4個週期到NoC

Answer 1

已經有很多關於網絡和許多書籍。在您最喜愛的搜索引擎中，搜索verilog clock divider。 Verilog和System Verilog之間沒有足夠的差別，預計這種設計。

如果你想使它看起來更像是系統的Verilog，使用always_ff @...代替always @...和always_comb begin，而不是always begin或assign。一個好的編碼風格並沒有真正的區別。使用SV關鍵字只是增加了一些約束條件，這些約束條件改善了RTL可以合成的變化。