如何生成78MHz時鐘

我擁有Digilent Nexys2，並使用Xilinx ISE ide編碼爲VHDL。如何生成78MHz時鐘

爲了達到我的目的，我必須使用板載DCM：從50MHz的基準時鐘開始，佔空比= 50％，我需要78MHz的佔空比= 70％的輸出時鐘。

主要問題是我沒有注意到使用嚮導來控制輸出佔空比或其他相關事物的任何選項。我錯過了什麼嗎？有沒有解決方法或解決辦法？

在此先感謝您的幫助

恕我直言，這是不可能的斯巴達3E（DCM）。利用其他組件，例如與MMCME2_ADV Kintex7，這是可能的。

2013-02-05 10:09:34 vermaete

我看到......生成兩個相移39MHz，DC = 50％的時鐘，然後對它們進行異或運算是合法的嗎？這樣我就有了一個78MHz的時鐘，並且有一個合適的DC –

，當我說這是不可能的時候，我想寫「不可能以一種簡單而乾淨的方式」。你不能改變輸入DC嗎？如果您沒有要求DCM將其修改回50％，則可以將其保留在輸入DC中。 – vermaete

其實我更喜歡簡單和乾淨的方式來做到這一點，我的先例帖子只是一個建議。不幸的是，我不能改變輸入DC，因爲它是系統時鐘，我應該使用它「原樣」。 –

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