Verilog：在賦值的左側必須具有可變數據類型

Question

我在組合賦值時遇到了問題。我不明白爲什麼我不能使用總是組合結構集合我的輸出變量。當我使用分配時，我沒有得到分配錯誤。

我想分配，總是@（*）都來阻擋（組合分配）

module control_unit(input wire [31:0] instruction 
        ,output wire RegDst 
        ,output wire ALUSrc 
        ,output wire RegWrite 
        ,output wire MemRead 
        ,output wire MemWrite 
        ,output wire MemToReg 
        ,output wire Branch 
        ); 

    wire [5:0] opcode; 

    assign opcode = instruction[31:26]; 

    always@(*) begin 
     case(opcode) 
      6'b000000: begin    // r-type 
       RegDst = 1'b1; 
       ALUSrc = 1'b0; 
       RegWrite = 1'b1; 
       MemRead = 1'b0; 
       MemWrite = 1'b0; 
       MemToReg = 1'b0; 
       Branch = 1'b0; 
      end 
      . 
      . 
      .      
      default: begin 
       RegDst = 1'b0; 
       ALUSrc = 1'b0; 
       RegWrite = 1'b0; 
       MemRead = 1'b0; 
       MemWrite = 1'b0; 
       MemToReg = 1'b0; 
       Branch = 1'b0; 
      end 
     endcase 
    end // end always_comb 
endmodule 

Answer 1

你不能讓一個程序分配到wire。無論always塊是否描述順序或組合邏輯，您都必須對reg進行程序分配。使用以下端口聲明：

   ,output reg RegDst 
       ,output reg ALUSrc 
       ,output reg RegWrite 
       ,output reg MemRead 
       ,output reg MemWrite 
       ,output reg MemToReg 
       ,output reg Branch