什麼是SystemVerilog代碼中使用的一些常用後綴和前綴？我指的是代碼準則SystemVerilog的元素，如變量，參數，類等什麼是通用後綴和前綴代碼準則？
這裏有一些我所知道的：
前綴：
m_ - 成員 ：覆蓋組名後綴 -
cg_（本級）
_if - 接口_t - 的typedef_s - 結構_u - 聯合_e - 枚舉_h - 變量名作爲基準（手柄）一類_pkg - 包_c - 類或約束（選擇之一，用它去）_cb - 時鐘_mp - modport_cg - 覆蓋組（這個可能是一個前綴或後綴）參數像其他語言的常量一樣應該保持大寫。其他一切都是小寫。使用_作爲分隔符，避免CamelCase。
對於RTL後綴，
_n for active low signals.
_a for asynchronous signals.
rst_an implies active low asynchronous reset.
這是最常見的那些我也碰到過，在創建最佳答案的利益，包括在其他國家，如果你喜歡或編輯此答案補充更多。
對於RTL後綴，我已經看到_l作爲_n的替代。 _i和_o會出現在輸入和輸出中，儘管這會讓自動連接腳本難以完成工作。
對於前綴，src_dst_signal_name（其中src和dst是模塊的短名稱）是一種常用的方法。首先，請記住，並非所有人都遵循這些（或任何）慣例，我的一個更令人尷尬的錯誤是接口不工作的芯片，因爲輸入信號低電平有效，但沒有後綴。