複用器實現

Question

我想在Verilog中製作一個2x1多路複用器，每個輸入實際上在技術上都是2個輸入，輸出也是一樣。但是，它仍然像2x1多路複用器。我的代碼如下所示：

module mux              
(
    output [11:0] out_0, 
    output [11:0] out_1, 
    input sel, 
    input [11:0] in_a_i, 
    input [11:0] in_b_i, 
    input [11:0] in_a_q,    
    input [11:0] in_b_q 
)      
    assign out_0 = (sel) ? in_a_i : in_b_i;    
    assign out_1 = (sel) ? in_a_q : in_b_q;       
endmodule 

當我嘗試然而，賽靈思建立這個，我給出的是如此有用的錯誤：

Syntax error near "assign"

我不明白這有什麼錯的分配線，我只是想念一些簡單的東西？

Answer 1

聲明module後缺少分號（;）。

module mux 
(
    output [11:0] out_0, 
    output [11:0] out_1, 
    input sel, 
    input [11:0] in_a_i, 
    input [11:0] in_b_i, 
    input [11:0] in_a_q,    
    input [11:0] in_b_q 
) ;