使得VIM「％」命令以Verilog類型代碼更加有用

Question

在VIM%是優良的節省時間的命令。 我在verilog中工作，它沒有多少使用括號。所以我想知道有沒有什麼機制可以在Verilog中有效地使用%。

例如：

1. 如果我的光標在字task我給%命令需要我的地方，我們有endtask行。

2. 同樣，對於module到endmodule和begin到end。

當我們正在研究大型的verilog模塊和函數時，這種功能可能非常有用。

Answer 1

激活matchit插件。它是Vim發行版的一部分，但它並未默認激活。說明如下：:help matchit-install。

我不認爲Verilog的支持，但它相對容易地添加新的定義。詳情請參閱:help matchit-newlang。