參數列表中的語法錯誤

Question

我是verilog的新手。我有一個項目包括3個文件，我嘗試使用命令編譯：

iverilog -o ddr3 drac_ddr3.v adapter.v top.v 

，我得到一個錯誤信息：

：

drac_ddr3.v:335: syntax error
drac_ddr3.v:335: error: syntax error in parameter list.
drac_ddr3.v:336: syntax error
drac_ddr3.v:336: error: syntax error in parameter list.

線335-336的複製

333:`ifdef XILINX_ISIM 334:`else 335: parameter integer bank_a[15:0] = {0, 0, 1, 0, 0, 1, 0, 0, 0, 0, 0, 0, 0, 1, 1, 1}; 336: parameter integer bank_ba[2:0] = {0, 1, 1}; 337:`endif 

它似乎沒有任何語法錯誤。誰能幫我這個？

Answer 1

嘗試定義參數如下：

parameter [15:0] bank_a= 16'b0010010000000111; 
parameter [2:0] bank_ba = 3'b011; 

一個integer變量的大小始終是32位。你要做的是定義16位和3位寬的「非整數」參數。