構建VHDL克隆

Question

我打算爲我的最後一年項目設計硬件模擬語言，如VHDL。我應該怎麼做呢？

任何幫助將不勝感激。

Answer 1

如果您想設計硬件模擬語言，請從硬件開始。

確定要模擬硬件 - 晶體管級別，開關級別，寄存器級別，行爲級別和什麼的級別。其他一切都從那裏開始。一旦決定了，你就會知道你的語言需要支持什麼。

您需要知道您的語言可以使用哪種設備 - 晶體管，門電路，寄存器，多路複用器，存儲器，算術單元以及什麼不是。然後，您需要爲每個設備找到合適的型號。

最後，你一定會想限制你的範圍。限制自己做一件事。 VHDL語言不是由一個人在一天內發明的。

Answer 2

設計語言與設計規格一樣簡單。你打算設計一個合成器和一個模擬器來配合它嗎？

Answer 3

你有沒有給過這個項目或是你決定自己做的一個項目？如果它是後者，那麼恐怕你可能想重新考慮它。像這樣的大型開放式項目並不總是爲學生傷心地結束。

這就是說，如果你真的想這樣做，那麼你自己使用VHDL，並閱讀用戶對其的評論。從中你會發現什麼惱火或刺激其用戶，然後設計更好的東西。

Answer 4

如果您正在尋找更多併發語言的例子，那就是MyHDL和XMOS XC，它們是遠離傳統Verilog和VHDL的其他嘗試。