SystemVerilog over vcs保存仿真狀態並倒帶

Question

我正在使用vcs在OVM上使用systemverilog運行測試臺。 我想在一些重置階段後保存我的模擬，然後在測試中或/和另一個測試臺中返回。這可能使用systemverilog cmds？

或者有沒有辦法使用vcs cmds來做到這一點？ 謝謝

Answer 1

是的，在vcs中有$save命令來保存會話。該命令需要放置在設計本身中。

在你的情況下，你可以做這樣的事情。

initial 
begin 
     reset = 1'b1; // Asserting Reset 
    #10 reset = 1'b0; // Deasserting Reset 
     $save ("reset_state.chk"); 
    // Post reset data 
end 

這會將復位狀態保存在reset_state.chk文件中。