synopsys-vcs

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    UVM中的參數化類聲明錯誤

    我試圖使用從uvm_object擴展的參數化類。 class som_util #(int entry_w=2) extends uvm_object; `uvm_object_utils(som_util) "Some other static functions using the parameterized variables" endclass 當我使用這個工具函數在IUS上運行
    system-verilog modelsim uvm questasim synopsys-vcs 2017-04-15

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    TCL中2個命令的組合

    以下是一些TCL命令的結果。 get_props -type assert {"a", "b", "c", "d"} 現在所有這4個對象都有一些與它們相關的屬性。但我只對「啓用」屬性感興趣。 get_attribute [get_props a] enabled true get_attribute [get_props b] enabled false get_attribut
    tcl synopsys-vcs 2015-12-08

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    如何解決「錯誤 - [ICPSD]驅動程序的無效組合」？

    我想調試我的代碼如下所示。我對SystemVerilog相當陌生，希望我能從中學習到。讓我知道任何建議。 **我收到的錯誤是： Error-[ICPSD] Invalid combination of drivers Variable "Q" is driven by an invalid combination of structural and procedural dri
    verilog system-verilog hdl synopsys-vcs 2014-09-21

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    在TCL中創建一個列表

    我想從列表創建一個集合。 friends1是一個名字列表。 我試圖做的事： set friends2 "" foreach frnd $friends1 { append_to_collection friends2 $frnd } Error: At least one collection required for argument 'object_sp
    collections tcl synopsys-vcs 2016-07-02

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    在VCS中獲取系統時間

    有沒有辦法在VCS/UVM中獲取系統時間？我正在尋找類似於Perl的localtime(time)的東西。是否可以打印每個uvm_info的系統時間？
    verilog system-verilog uvm synopsys-vcs 2014-09-25

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    雙冒號::在Tcl

    在某些EDA工具的Tcl腳本（即Cadence Enounter）中，double :: do是什麼？ report::TimeStamp PrePlace "START PrePlace"
    tcl cadence synopsys-vcs 2015-10-30

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    如何使用xpower獲得功耗估計

    我一直致力於使用Verilog的類項目。我必須創建一個電路，然後計算電路使用的功率。我一直在嘗試使用Xpower Analyzer來執行此操作。我按照說明創建vcd文件，使用Xilinx ISE 14.7編譯和合成代碼。一切都很順利，直到結果顯示出來。我從時鐘收到了0個功耗。我試圖限制時鐘，它只給我一個從0到0.009的動態功率增量，但不是時鐘運氣。另外，我在我的個人計算機和我的大學計算機實驗室嘗
    verilog fpga xilinx-ise synopsys-vcs 2017-05-04

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    SystemVerilog over vcs保存仿真狀態並倒帶

    我正在使用vcs在OVM上使用systemverilog運行測試臺。 我想在一些重置階段後保存我的模擬，然後在測試中或/和另一個測試臺中返回。這可能使用systemverilog cmds？ 或者有沒有辦法使用vcs cmds來做到這一點？ 謝謝
    system-verilog synopsys-vcs 2016-10-19

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    Net'VectorY [0]'或直接連接的網絡由多個源驅動，並且至少有一個源是恆定網絡。 （ELAB-368）

    我在VCS合成器中出現這個錯誤。我嘗試了一切，但對我來說沒有意義。它表示VectorY [0]，VectorY [1]，VectorY [2]，VectorY [3]或直接連接的網絡由多個源驅動，並且至少有一個源是恆定網絡。 （ELAB-368） module control (clk, start, S1S2mux, newDist, CompStart, PEready, VectorX, V
    verilog system-verilog synopsys-vcs 2016-10-21

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    Synopsys VCS是否提供了打擊封面的測試名稱？

    這是問題的流程。 我寫了一些總的封面。 有很多測試可能遇到特定的封面。有些測試不會觸及它。 VCS功能覆蓋報告爲特定封面提供了組合匹配。 我想看看哪些測試打到了特定的封面。 VCS中是否有任何選項？ simv.vdb數據採用xml格式，我認爲可能無法解析該數據以獲得覆蓋測試。任何幫助讚賞。
    system-verilog test-coverage synopsys-vcs 2017-08-16
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