SystemVerilog是否支持向下轉換(將基礎對象轉換爲派生對象)?如果是這樣,怎麼樣?SystemVerilog是否支持向下轉換?
下低垂例如不工作:
class base;
int a = 5;
endclass
class extend extends base;
int b = 1;
endclass
module test;
initial begin
base m_base;
extend m_extend;
m_base = new();
m_extend = new();
$cast(m_extend, m_base);
$display(m_extend.a);
end
endmodule
修改並重新對EDA遊樂場的例子:http://www.edaplayground.com/s/4/581
因此喪氣的作品只有在源對象首先被上傳。 –
大部分是。它不需要是顯式上傳的結果,但是您需要將基類型引用指向派生類型的對象。 – dwikle