在Verilog中這個語法是什麼？

Question

module exmaple(input a, b, input in[2:0], output d, e, output out[5:0])

我是Verilog的新手，想知道input in[2:0]的含義是什麼？

Answer 1

是無效的Verilog（IEEE-1364），它是的SystemVerilog（IEEE-1800）。 SV允許將端口聲明爲多維數組，因此在這種情況下in被聲明爲單比特線陣列。

一般來說，如果你想要一個向量一個端口，你會使用input [2:0] in這是Verilog和SystemVerilog的有效。但是，如果您的端口類型不能是向量，如integer或time那麼您需要使用此方法。