如何更改爲何時聲明

Question

有人可以幫助我如何將此vhdl代碼更改爲使用'when'語句？

下面是代碼我寫：

library IEEE; 
use IEEE.std_logic_1164.all; 

entity sel2_1 is 
    port(A, B, SEL : in std_logic; 
     outsgnl : out std_logic); 
end sel2_1; 

architecture EX1 of sel2_1 is 
begin 
    outsgnl <= (not SEL and A) or (SEL and B); 
end EX1; 

的模擬結果如下： simulation

Answer 1

當關鍵字在不同VHDL分配被使用。假設SEL僅'0'或'1'則可以通過一個選擇的信號分配 simpley取代

outsgnl <= (not SEL and A) or (SEL and B); 

，通常被稱爲與/選擇分配

with SEL select outsgnl <= 
    A when '0', 
    B when others; 

或者，也可以使用條件信號分配常簡稱當/別

outsgnl <= A when SEL = '0' else B;