路由技巧/允許設計路由的更改

Question

我試圖將加密核心集成到我的設計中，並編寫了一個包裝來執行此操作。

我接觸到的問題然而，隨着路由：

錯誤：[fail_to_route]： 路由器失敗。短褲= 1430打開蚊帳= 0

是否有可能這樣的設計有助於路線什麼花招？我真的對HDL沒有足夠的認識，而且我可能做了這麼愚蠢的事情，導致了這一點？

我得到一個警告這可能是東西，用它做：

警告：以下網被分配到全球象限位置和 其象限內促進高邏輯利用率： CLK_C（地點：UPPER_LEFT ） 這種高利用率分配有時會導致路由擁塞增加。

我想我說得對，說啓用增量路由/多次通行證可以幫助這個嗎？但1430短褲可能太多，這有助於？

任何想法/提示將非常apreciated，

的問候， 邁克

補充：什麼是新手最常見的陷阱？我不禁感到我可能會遭受一個人的結果，而我設計的CORE使用率只有53％，我無法路由。

Answer 1

如果您指出了您正在使用的工具和您定位的部分，這將會很有幫助。

一般來說，成功的路由是如何成功連接，必須連接到實現設計的所有邏輯實體。可編程邏輯器件（包括FPGA）具有有限數量的物理資源來傳輸信號。當您耗盡路由資源時，路由失敗。

還有一點要考慮的是，即使你的設計正確的路線，那麼它可能仍無法滿足您的時序約束。例如，您可能需要您的設計以100MHz運行。但是在你的設計中存在一些關鍵路徑，如果不違反邏輯元素的設置和要求，就無法以此速度運行。

底線是不能路線通常是因爲你出目標的資源。你可能是由於資源不足，由於低效使用你的目標資源，或者因爲你只是試圖收拾得太多到目標你帶來了。

Answer 2

我不熟悉你的工具鏈或設備，但因爲你顯然有一個時鐘信號有助於高邏輯的使用，這可能是因爲它被路由作爲普通的邏輯信號，而不是使用專用時鐘線？

您只有有限數量的時鐘線（至少在我通常使用的Xilinx器件中），所以如果您全部使用了它們，路由器可能會嘗試使用標準邏輯線路 - 儘管您可能應該至少得到一個關於這個的警告。

一種方式來獲得時鐘線的使用下是運行在同一個（快）時鐘（如果可能的話）的一切，然後使用時鐘使能在個人計時過程在必要時創建較慢運行的進程。在我早期的FPGA天，我沒有意識到這一點，並經常創造了無數的邏輯衍生時鐘 - 這也是其他原因不僅僅是時鐘線的使用是一件壞事。