verilog中的「生成」和「endgenerate」附近的語法錯誤

Question

我是Verilog中的新手，我嘗試使用verilog實現單精度浮點加法 - 減法。我收到了一個我無法糾正的錯誤。誰能幫幫我嗎？

module addModule（Rs，Re，Rm，As，Ae，Am，Bs，Be，Bm）;

//Declarations of ports 
    Rs,Re,Rm; 
    As,Bs; 
    input [7:0] Ae,Be; 
    input [22:0] Am,Bm; 

reg [7:0] Re; 
reg [22:0] Rm; 
reg Rs; 
//wire declarations. 
wire [23:-1] C; 
assign C[-1] = 0; 
wire [23:1] sum; 
//variable declaration. 
genvar count; 

always @(*) 
begin 
//Add two mantissas. 
if ((As^Bs)==0) 
    begin 
     generate //getting error here "Syntax error near "generate"." 
     for(count=0;count<24;count=count+1) 
      begin 
       add add_1(.c_out(C[count]),.sum(sum[count]),.in1(tempAm[count]),.in2(tempBm[count]),.c_in(C[count-1])); 
      end 
     endgenerate //syntax error near "endgenerate" 
    end 

else 
    begin 
     generate //Syntax error near "generate". 
     for(count=0;count<24;count=count+1) 
      begin 
       subtract sub_1(.c_out(C[count]),.dif(sum[count]),.in1(tempAm[count]),.in2(tempBm[count]),.c_in(C[count])); 
      end 
     endgenerate //Syntax error near "endgenerate". 
    end 


end 
endmodule 

在此先感謝。 :)

Answer 1

在Verilog的，當你實例一個模塊，這意味着你要添加額外的硬件到板。

在模擬開始前（即在編譯時）必須添加此硬件。在這裏，您可以在每個時鐘脈衝上添加/刪除硬件，而不是而不是。

一旦實例化，模塊將被執行/檢查每個時間戳的模擬，直到結束。

所以要執行任何模塊，只需實例化它，提供clk和其他所需的輸入，並且將always塊添加到子模塊本身中。

一旦硬件是實例，應當根據用於整個壽命它裏面的邏輯，來執行。

在這裏你正在實例化模塊錯誤的地方。使用generate塊必須完成以外的任何程序塊。

// generate outside any other blocks 
    generate 
    for(count=0;count<24;count=count+1) 
     begin 
      add add_1(.c_out(C[count]),.sum(sum[count]),.in1(tempAm[count]),.in2(tempBm[count]),.c_in(C[count-1])); 
     end 
    endgenerate 

always @(*) 
begin 
// Other stuff here. 
end 

如果你想處理輸入信號subtract sub_1模塊的，只需操縱C，sum和addModule模塊聲明的其他變量。由於它們連接，所以的變化也反映在subtract sub_1模塊中的。

有關生成塊的更多信息，請參閱Module Instantiation，Generate block example和similar question鏈接。