如何通過鑿子創建一個Vecs寄存器

Question

我將使用Chisel3構造一個寄存器組。 鑿代碼：

val register_set = Reg(Vec(7,UInt(32.W))) 

但合成的Verilog代碼：

reg [31:0] register_set_0; 
reg [31:0] register_set_1; 
reg [31:0] register_set_2; 
reg [31:0] register_set_3; 
reg [31:0] register_set_4; 
reg [31:0] register_set_5; 
reg [31:0] register_set_6; 

我應該如何改變我的鑿代碼，以合成的Verilog代碼：

reg [31:0] register_set [0:6]; 

Answer 1

鑿子目前無法發出Verilog陣列。這顯然是一個非常令人滿意的功能，並在我們的TODO列表中，但尚未實施。