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    鑿子代碼翻譯成Verilog/C++

    所以，我有一個關於鑿子代碼轉換的理論問題。我已經知道鑿子代碼被編譯爲Java字節碼，然後運行在JVM中，它發出等效的Verilog和C++源代碼（用於舊版本的鑿子）。 但是我在理解這個過程中遇到了很多麻煩。 例如，在鑿子源代碼中，我可以看到有一個Reg類，例如，創建一個寄存器的定義。然後我可以在硬件設計中導入和使用這個類。但我無法理解Reg類本身的描述與它的實際用法之間的區別在哪裏。這很混亂。 例
    chisel 2017-08-07

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    如何使用鑿子/斯卡拉的「層級路徑」？

    在Verilog中有這樣一個訪問其他模塊的東西的方式，因爲我知道它被稱爲「分層路徑」，這裏是一個的Verilog RTL module A; reg a; endmodule module tb; A u_A(); wire b; assign b = u_A.a; // hierarchical path endmodule 你能ENLIGHT我
    scala chisel 2017-08-20

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    如何在鑿子中獲取UInt（）的大小？

    也許這很容易，但我不能簡單地找到如何獲得鑿子中的UInt（）值的比特大小？ 我知道如何通過聲明來設置大小： val a = UInt(INPUT, 16) 但要獲得 'A' 的大小，有沒有像一個屬性： val size = a.? 或者： val size = width(a)
    hdl chisel 2017-10-10

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    與定點

    數組中Scala的一種方式Chisel3類型不匹配，我們可以宣佈雙打，龍和布爾數組的ArrayBuffer是這樣的： val A = new ArrayBuffer[Array[(Long, Array[Double], Array[Double], Double, Boolean)]] 我願做鑿一樣。 在鑿我知道聲明長度爲n的向量的一個方式輸入如下： val X = Input(Vec(n,
    scala chisel 2017-08-28

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    鑿具有索引

    數組的排序我有以下算法我想在鑿以實現： 兩個矩陣，DATAX =陣列的陣列加倍，並DATAY =串代表的標籤陣列dataX中的數據。 計算兩個數據向量v1，v2的歐式距離，並返回相應的結果作爲FixedPoint。 DEF euclideanDist（V1：數組[雙]，第二版：數組[雙]）：定點 計算從在DATAX矢量x到DATAX的每個矢量的距離，並返回的向量距離。 def myDistance
    arrays sorting chisel 2017-10-19

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    chisel3：想要使用Vec，但需要使用IndexedSeq

    在使用「scanLeft」生成分接移位寄存器時，我需要使用IndexedSeq寄存器並將scanLeft的結果顯式複製到輸出線。以下是四個示例（使用測試臺）。只有第一個工作。 我最喜歡第二個，並想知道爲什麼它不正確。 package tsr import chisel3._ import chisel3.util._ import chisel3.iotesters._ import o
    chisel 2017-08-30

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    chisel k最近鄰居verilog輸出

    我從下面的鑿子代碼中生成的Verilog有問題，我想這可能與我編寫我的鑿子代碼的方式有關。低於Scala版本和我的代碼的鑿子版本以及生成的Verilog輸出。 這裏是我的代碼的斯卡拉版本： class NearestNeighbours(k: Int, dataX: Array[Array[Double]], dataY: Seq[String]){ object predic
    scala verilog chisel 2017-09-01

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    使用鑿子索引字符串中的元素

    我有tab = Array（1.U，6.U，5.U，2.U，4.U，3.U）和Y = Seq（b ，g，g，g，b，g），tab是UInt的數組。 我想做一個地圖上的標籤如下： tab.map(case idx=>Y(idx)) 但我不斷收到錯誤：發現chisel3.core.UInt，需要詮釋。 我嘗試使用功能PEEK（）到IDX轉換爲int做 tab.map(case idx=>Y(pee
    chisel 2017-10-21

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    如何在Chisel3中添加verilog綜合指令？

    例如，我需要確保寄存器陣列與塊RAM合成，然後用Verilog： reg [3:0] my_ram [255:0] /* synthesis syn_ramstyle=block_ram */; 我如何代碼鑿的相似？ 非常感謝。
    verilog chisel 2017-12-27

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    Chisel3：如何同時獲得verilog，cpp和vcd文件

    我是一個鑿子的新手。我將在未來幾天將其用於我的項目中，並試圖熟悉圖書館。 與Chisel-tutorials一起工作後，我對鑿子的工作方式有了更好的瞭解。在教程中，提供的所有東西都以一種方式組織起來，以使初學者更容易（我想這就是教程的目的！）。 現在，我想轉到下一部分，在那裏我想開發自己的小型項目，並深入探討鑿子如何使用鑿子說簡單的Mux4.scala文件如何使用鑿子（生成verilog，cpp，
    scala build chisel 2017-09-19
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