我已經運行這段代碼的檢查皮棉(望遠鏡):固定位寬不匹配
1 module test(
2 output [7:0] O_O,
3 input [7:0] I_1,
4 input [7:0] I_2
5);
6
7 wire [14:0] result;
8
9 assign result = (I_1 + I_2) << 5;
10 assign O_O = result[7:0];
11 endmodule
我得到這樣的警告消息:
Bit-width mismatch in signal assignment (LHS: 'O_O' width 8 should match RHS: '((I_1 + I_2) << 5)' width 14). [Hierarchy:test]
爲了避免這個警告,我改變了我的代碼像這樣:
1 module test(
2 output [7:0] O_O,
3 input [7:0] I_1,
4 input [7:0] I_2
5);
6 wire [15:0] result;
7
8 assign result = (I_1 + I_2) << 5;
9 assign O_O = result[7:0];
10 endmodule
然後得到這個警告信息
Port 'O_O[4:0]' is 'tied-low'
任何建議來解決這些警告?
我試了一下,但仍然收到了警告信息:'Port'O_O [4:0]'是'tied-low' – e19293001
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