錯誤：閱讀是不是在這方面一個reg

Question

我試圖用Verilog創建日期\內存，但有一個錯誤，如下面，

error: Read is not a reg in this context.

我的代碼是這樣的，什麼是錯誤？

module DataMemory(Read,Write,Address,memW,memR); 
input memR,memW; 
input[15:0] Address,Write; 
output [15:0] Read; 
reg [15:0]temR; 
reg [15:0] DataMem[15:0]; 
integer i; 

initial 
    begin 
     //set zero all initial value; 
     for(i=0;i<16;i=i+1) 
     begin 
      DataMem[i] =16'd0; 
     end 
    end 
always @(memW,memR) 
begin 
    if(memR == 1) 
    begin 
     temR[15:0]=DataMem[Address]; 
    end 
    if(memW == 1) 
    begin   
     DataMem[Address] = Write; 
    end 
    assign Read[15:0]=temR; 
end 
endmodule 

Answer 1

在進行過程分配時不要使用assign關鍵字。