我有一個FSM有5個州。其中3個是通過sub-FSM(UML Pattern)設計的。 對於VHDL實現有2種方式,恕我直言,這樣做:Substatemachine
總結他們到一個,所以我有子FSM的一個文檔,並與一個大的FSM產品。
構建一個與所有狀態的FSM。對於每個具有sub-FSM的狀態,都可以構建一個獨立的FSM,並使用來自大FSM的啓用信號。
這是毫無疑問的,我認爲這兩種方式都有其優點和缺點。但是對於VHDL實現哪種方式更「乾淨」?
type my_big_one is (ONE,TWO_one, TWO_two, THREE_one, THREE_two, FOUR,FIVE);
與
type my_one is (ONE, TWO, THREE, FOUR, FIVE);
type two_fsm is (TWO_one, TWO_two);
type three_fsm is (THREE_one, THREE_two);