Verilog的語法解釋

Question

我正在查看一個verilog代碼，我遇到了一個奇怪的語法「< +」，我找不到任何解釋，我希望有一些用戶可以告訴我它是什麼到

所以這裏是行

V(out) <+ transition(aout, td, tt); 

，如果你需要的Verilog代碼的更多信息。

謝謝

Answer 1

它不是的Verilog但的Verilog-AMS的一部分，它也可能是的Verilog-A的一部分。

該規格可從Accellera獲得。從的Verilog-AMS 2.4 2014的節1.3.4.1

實例：

module shiftPlus5(in, out); 
    input in; 
    output out; 
    voltage in, out; 
    analog begin 
    V(out) <+ 5.0 + V(in); 
    end 
endmodule 

我的理解是，<+用於描述在AMS模型節點之間的電壓和電流流動。