Verilog生成語句問題

Question

嘿我試圖在Verilog中使用生成函數，代碼編譯成功，但無法模擬。

我得到以下錯誤：

Illegal output or inout port connection for "port 'sum'". 
Illegal output or inout port connection for "port 'carry'". 

誰能告訴我什麼我做錯了。感謝

module test(input wire [2:0] a, 
     input wire [2:0] b, 
     output reg [2:0] s, 
     output reg [2:0] c); 

genvar i; 
generate 
for(i=0;i<3;i=i+1) 
    adder_half inst(.sum(s[i]),.carry(c[i]),.a(a[i]),.b(b[i])); 
endgenerate 

endmodule 

module adder_half(
    output sum,carry, 
    input a,b 
    ); 
xor(sum,a,b); 
and(carry,a,b); 

endmodule 

Answer 1

的reg類型只用於程序的分配，但是實例的連接被處理更像連續分配。

從輸出中刪除reg關鍵字。變化：

output reg [2:0] s, 
    output reg [2:0] c); 

到：

output [2:0] s, 
    output [2:0] c);