Verilog中的哪些構造可以包含函數？

Question

我是Verilog的新手，並試圖找出函數可以定義/聲明在verilog（就像我知道函數可以在包中定義，還有什麼？）。提前致謝。

Answer 1

在的Verilog，函數可以聲明

之間

• module和endmodule（即，在一個模塊的當前區域 - 一個模塊內部，但外部的initial或always塊）
• generate和endgenerate

就是這樣。

在系統的Verilog，函數可以

• module和endmodule
• generate和endgenerate

和

• 012之間聲明和endclass
• interface和endinterface
• checker和endchecker
• package和endpackage
• program和endprogram

和

• 一個module/interface/checker/package/program

Answer 2

可能最簡單的聲明和使用函數的方法就是在<module_function_pkg>.vh中聲明所有的函數，並且包括設計verilog文件的函數。

使用它作爲@ dave_59在評論中說。