我開始在VHDL在已開工項目的工作：許多模擬和編制已經在這個項目上完成的。gitignore的VHDL項目
我決定使用Git的是能夠從多臺計算機工作，但我還是要的文件推送到倉庫。由於該項目充滿.exe和其他編譯輸出文件，它需要永遠上傳（我知道Git非常有效地轉換爲二進制文件）。
但是它是我第一次用VHDL工作，所以我不能源文件和仿真區分/編譯輸出。
我工作的一個賽靈思Spartan-6，與賽靈思ISE（不能告訴，如果它是的WebPack或設計套件，但我想說的的WebPack）
什麼文件擴展名，我應該包括在.gitignore？
這在很大程度上取決於你的模擬器/工具鏈。我知道Riviera-PRO使用.asbd,.awc,.lib,.mgf,.data,.index和一些用於模擬的無擴展文件。我認爲GHDL可能至少使用.exe文件，但我從未使用它。 Altera和Xilix實現工具鏈也使用不同的（和許多）文件擴展名進行綜合。你可能會更好地保留單獨的源代碼和模擬/編譯目錄，並且只對你的源代碼目錄使用修訂版本控制（如果需要的話，可能還需要發佈二進制文件的文件夾）。你想
文件擴展名是比較容易界定。 VHDL源文件是.vhd或.vhdl文件。 Verilog使用.v和.vh。
您還需要你的時間限制（可能構建腳本，如果你不這樣做的一個項目流程 - 他們往往不具有文件擴展名雖然）以進行構建。賽靈思ISE時序約束爲.xcf和.ucf文件。
感謝您的回覆，我正在開發一款Spartan-6。將源文件與模擬文件/編譯文件分離顯然是獲勝的解決方案，但目前我無法區分它們：D – FlyerDragon 2014-11-06 23:51:49
我已經添加了一些編輯來指示源文件。如果您正在執行項目流程（使用ISE GUI創建項目），您將需要許多不同擴展名的文件來構建完全相同的方式，但我不確定它們是什麼。無論如何，考慮到時序約束文件，目標器件和vhdl/Verilog源，重新創建構建腳本並不難。 – QuantumRipple 2014-11-06 23:58:40