我寫了一個簡單的測試臺和門。我的代碼和測試工作正常。現在我想要做的是「我試圖爲我的案例實施一個while循環」。我沒有得到語法錯誤,但沒有看到任何輸出。任何人都可以告訴我的錯誤嗎?在測試臺和門的循環。沒有輸出
timescale 1ns/100ps
int count=0;
module and_gate_test;
// Inputs
reg in1_t;
reg in2_t;
// Outputs
wire out_t;
// Instantiate the Unit Under Test (UUT)
and_gate and_gate_1 (in1_t,in2_t,out_t);
initial
begin
// Initialize Inputs
//case 0
while(count==100){
in1_t <= 0;
in2_t <= 0;
#1 $display ("out_t=%b",out_t);
//case 1
in1_t <= 1;
in2_t <= 1;
#1 $display ("out_t=%b",out_t);
//case2
in1_t <= 0;
in2_t <= 1;
#1 $display ("out_t=%b",out_t);
//case3
in1_t <= 1;
in2_t <= 0;
#1 $display ("out_t=%b",out_t);
count++; }
// Add stimulus here
end
endmodule
可能更適合http://electronics.stackexchange.com(記住,Verilog的是硬件合成語言,而不是一種編程語言)。 [更多信息](http://meta.stackexchange.com/questions/90472/how-far-am--allowed-to-take-verilog-and-vhdl-questions)。 –
@JonathonReinhart是正確的,你也可以在[electonicsSE](http://electronics.stackexchange.com/)上得到很好的答案,但HDL問題往往會在這裏得到很好的答案。 – Morgan