鑿子應該生成verilog測試臺邏輯嗎？

Question

我有以下測試代碼，並用--genHarness調用chiseMain。 Verilog是爲線束生成的，但它不包含Tester類的邏輯。任何想法爲什麼我沒有得到我期望的邏輯？我正在使用鑿子2.10。

代碼：

class TestMultiPortedMem(c: MultiPortedMem) extends Tester(c) { 
    var i = 0 

    // Write address as data                      
    for (p <- c.io.wports) { 
    poke(p.wen, 1) 
    poke(p.addr, i) 
    poke(p.wdata, i) 
    step(1) 
    i = i + 1 
    } 

    // Read it back                        
    i = 0 
    for (p <- c.io.rports) { 
    poke(p.addr, i) 
    step(1) 
    expect(p.rdata, i) 
    i = i + 1 
    } 
} 

object TestMem { 
    def main(args: Array[String]): Unit = { 
    //chiselMainTest(Array[String]("--backend", "v", "--genHarness"),           
    chiselMainTest(args, 
    () => Module(new MultiPortedMem(1,1,1,128,32))){c => new TestMultiPortedMem(c)} 
    } 
} 

生成的Verilog：

module test;                         
    reg [0:0] io_enable;                       
    reg [6:0] io_rports_0_addr;                     
    reg [31:0] io_wports_0_wdata;                    
    reg [6:0] io_wports_0_addr;                     
    reg [0:0] io_wports_0_wen;                     
    reg [6:0] io_rwports_0_addr;                     
    reg [31:0] io_rwports_0_wdata;                    
    reg [0:0] io_rwports_0_wen;                     
    wire [31:0] io_rports_0_rdata;                    
    wire [31:0] io_rwports_0_rdata;                    
    reg clk = 0;                         
    parameter clk_length = `CLOCK_PERIOD;                  
    always #clk_length clk = ~clk;                    
    /*** DUT instantiation ***/                     
    MultiPortedMem                        
     MultiPortedMem(                       
     .clk(clk),                        
     .io_enable(io_enable),                     
     .io_rports_0_addr(io_rports_0_addr),                 
     .io_wports_0_wdata(io_wports_0_wdata),                 
     .io_wports_0_addr(io_wports_0_addr),                 
     .io_wports_0_wen(io_wports_0_wen),                  
     .io_rwports_0_addr(io_rwports_0_addr),                 
     .io_rwports_0_wdata(io_rwports_0_wdata),                
     .io_rwports_0_wen(io_rwports_0_wen),                 
     .io_rports_0_rdata(io_rports_0_rdata),                 
     .io_rwports_0_rdata(io_rwports_0_rdata)                
);                           

    /*** resets && VCD/VPD dumps ***/                   
    initial begin                        
    end                           

    task check_value;                       
    input [255:0] data;                      
    input [255:0] expected;                     
    begin                          
     if (data == expected)                     
     $display("PASS");                      
     else                          
     $display("FAIL");                      
    end                          

    endtask                          

    always @(posedge clk) begin                     
     $display("MultiPortedMem.io_rwports_0_rdata: 0x%x, MultiPortedMem.io_rports_0_rdata: 0x%x, ", io_rports_0_rdata, io_rwports_0_rdata);                     
    end                           

endmodule                          

Answer 1

鑿2.10太老支持--genHarness選項。由於它是一個仍處於開發階段的功能，因此沒有關於無效標誌的警告。您需要使用Chisel 2.18以獲得--genHarness的正確行爲。

Sonatype的新版本即將推出，這將使編號發佈到目前鑿子的Git主人的狀態。

但是，一般情況下，--genHarness選項不支持生成執行測試儀功能的邏輯。相反，它生成一個Verilog測試平臺，該測試平臺採用編碼的命令行輸入，允許修改頂層I/O和狀態元素的模擬值。

這個生成的測試器運行在由Chisel測試器生成的VCS過程中，該過程然後通過IPC將其peek,poke和step命令發送到VCS。由於--genHarness生成的測試平臺被設計爲接受這些輸入，所以DUT的Verilog實例可以像使用C++仿真那樣進行測試。

儘管理論上可以有一個框架來生成編碼Tester擴展類中的某些邏輯的獨立Verilog測試器，但它需要在模擬Verilog中嵌入Scala程序的行爲，這非常困難解決方案比現有的使用IPC的--genHarness。