變量初始化vhdl

我正在使用Xilinx Isim進行vhdl仿真。我已經初始化了一個像(signal q: std_logic_vector(15 downto 0):="0000000000000000";)這樣的變量。但是當涉及到模擬時，特定的值沒有被初始化。其顯示undefined('U')。我必須在反饋中使用這個價值。所以取決於它的值也是undefined('U')。還有一件事，如果初始化信號是合成的？當我將它轉儲到FPGA中會發生什麼？請告訴我解決方案變量初始化vhdl

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2013-06-03 user2449334

這是一個格式不太好的問題，很難理解。句子''還有一件事，如果初始化信號是合成的？「特別令人困惑。請考慮重寫和重新格式化，以便我們能夠更好地幫助您。 – bcr

請提供一個VETSMOD代碼示例：一段非常短但有效的VHDL，我們可以在我們的編譯器上運行以嘗試重現您的問題。 – Philippe

初始化表達式可以在ISIM中使用，也可以在XST中進行合成。您所看到的信息表明，該信號上有一個未初始化或未正確重置的驅動程序。查找並檢查該信號上的所有驅動程序 - 閱讀ISIM文檔中的「drivers」命令可能會幫助您完成此任務。

來源

2013-06-03 20:49:03

變量初始化vhdl

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