進程內的冗餘循環（VHDL）？

Question

我正在大學課程使用VHDL學習的數字化設計，並在那裏我碰到了下面的一段代碼來了一天，在做一些閱讀的書：現在

architecture abstract of computer_system is 
    ... 

    cpu : process is 
     variable instr_reg : word; 
     variable PC : natural; 
     ... 
    begin 
     loop 
      address <= PC; 
      mem_read <= '1'; 
      wait until mem_ready; 
      ... 
     end loop; 
    end process cpu; 
end architecture abstract; 

，因爲我已經瞭解它，一旦進程到達最後一個聲明，它將返回並執行第一個聲明（當然，前一個聲明不是wait）。而loop ... end loop;的目的是無限重複中間代碼。那麼在這種情況下，這不會導致循環冗餘嗎？它是否會添加任何尚未被該過程展示的額外行爲？

Answer 1

就我所見，你不需要在那裏有循環。