Xilinx ISE「無法直接訪問內存Q」

Question

什麼是這個錯誤，我應該尋找什麼？

Answer 1

我得到這個錯誤，當我做了：當我應該有wire [3:0] Q;

Answer 2

這也是常見的下賽靈思Vivado的錯誤上來，如果你已經導入的SystemVerilog代碼，但尚未設置

wire Q[3:0]系統導航器中的源代碼類型就是這樣。 Vivado默認使所有基本的Verilog成爲可能，並且儘管Verilog中的幾乎所有東西都可以很好地綜合，但文件類型是SystemVerilog，反過來說並不正確。