xilinx

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    VHDL生成減少長度的STD_LOGIC_VECTORS數組

    我正在嘗試創建一個減少長度的std_logic_vectors數組。我試圖用通用的std_logic_vector創建一個數組，然後使用generate語句來創建向量。 architecture behavioral of dadda_mul_32bit is type and_planes is array (0 to 31) of std_logic_vector; begin
    arrays vhdl fpga xilinx 2017-08-13

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    度假項目目標與FPGA的本科生？

    這是度假研究學生項目，下畢業，不知道有多少人，有可能會是4-6，我們的動機。我原來的建議是讓FPGA（在Artix-7或Z板上）運行一個愚蠢的外設的CID相機傳感器，做一些基本的圖像處理的東西（可能是邊緣檢測和動態窗口） ，並輸出一個位圖到PC。 其中一位擁有16年FPGA經驗的教師表示，對於我（和我的同事）而言，這可能無法在6-10周的時間範圍內實現（我們幾乎都是初學者）。 我們希望保持原來的目
    computer-vision vhdl fpga xilinx edge-detection 2017-08-16

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    暫停LWIP的原始API

    我正在使用ZYNQ（Picozed devboard）一個項目的操作。在應用程序運行裸金屬，使用了lwIP TCP在RAW模式和主要表現這樣的： 經由以太網，其被存儲在RAM中接收一批數據。 處理該批數據。 通過以太網發送回處理的數據。 的問題是，我需要測量處理部的執行時間。但是，在RAW模式下運行lwIP會強制我每250/500 ms調用一次tcp_fasttmr（）和tcp_slowtmr（）
    embedded xilinx bare-metal lwip zynq 2017-08-16

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    結合端口bram接口

    我想寫一個IP來存儲/讀取數據使用BRAM。 我到目前爲止使用（C）DMA從內存中讀取內存映射數據並獲得一個AXIS。 然後，我用VHDL創建了一個新的源文件，以接受AXIS的工作方式，就像魅力一樣。 另一方面，我想創建一個BRAM接口，但是vivado並沒有爲BRAM接口組合端口。 位於「vivado/data/ip/interfaces/bram_v1_0」文件夾中的文件「bram_rtl.x
    vhdl xilinx vivado 2017-10-13

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    IRQCHIP_DECLARE：init函數未運行

    我正在嘗試在我正在開發的嵌入式ARM FPGA系統中使用Xilinx中斷控制器驅動程序。 （https://github.com/torvalds/linux/blob/master/drivers/irqchip/irq-xilinx-intc.c） 在此驅動程序的到底是行： IRQCHIP_DECLARE(xilinx_intc_xps, "xlnx,xps-intc-1.00.a", xil
    linux linux-kernel linux-device-driver kernel-module xilinx 2017-10-14

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    VHDL中的簡單SR鎖存器仿真（帶Xilinx）不會振盪

    我已經瞭解到，當S和R在它們在下面的電路VHDL代碼中僅爲'1'時均爲'0'時，SR鎖存器會發生振盪。 這裏是SRLATCH library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity SRLATCH_VHDL is port( S : in STD_LOGIC; R : in STD_LOGIC; Q : inou
    vhdl xilinx 2017-10-14

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    在內核中啓用initramfs時使用NFS啓動微型7010板

    我正在爲我的項目使用petalinux和vivado 2016.04和microzed 7010板。 我按照步驟=>我已經在QSPI模式下通過跳線設置板。我有TFTP的imaged.ub板（運行網絡啓動），並從我的電腦通過NFS安裝屋頂。 爲此，當在petalinux-config中配置NFS時，必須手動禁用內核配置中的initramfs。 如果我不禁用內核（petalinux-config -c
    linux-kernel xilinx petalinux 2017-10-16

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    有什麼方法可以在ISIM中模擬DCM嗎？

    我有一個具有不同時鐘輸出的DCM，在真正的FPGA實現中工作正常，但在Xilinx ISIM中模擬此DCM時看不到任何輸入。我們可以在ISIM測試平臺中模擬DCM嗎？有什麼竅門嗎？ Regards
    fpga xilinx test-bench 2017-10-18

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    HLS中的延遲和啓動間隔

    我在SDAccel中有一個設計，顯示了33000個週期和8個啓動間隔的延遲。這是什麼意思？ 這是否意味着輸出在33000個循環後就緒？我檢查了輸出所需的實際時間（配置文件摘要報告），並顯示319毫秒。 （時鐘爲5ns）
    xilinx vivado vivado-hls 2017-09-03

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    Xilinx fpga - ：PYNQ-Z1

    我試圖連接到PYNQ-Z1。我已經按照文檔中提到的精確跟蹤了每一步，但仍然在嘗試通過192.168.2.99:9090訪問瀏覽器時，它告訴我該頁面無法正常工作。 我已經使用直接連接連接了電路板。 我使用一個mac，所以我用dd命令在SD卡上寫了圖像。 DONE指示燈亮起。網絡華麗的藍色燈光也能夠看到四個綠燈亮起。我能夠進入董事會，這意味着網絡是成功的，暫時我能夠做我的工作，但它仍然困擾着我，爲什麼
    fpga xilinx 2017-09-15
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