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我想直接從SystemVerilog 2012 LRM中使用case語句編寫屬性。財產不適用於QuestaSim的案例聲明10.4B
property p_rate_select (logic [1:0] rate);
case (rate)
2'd0 : $rose(i_ffs_rdcount == 1) |=> $fell(o_telem_fifo_ready_n);
2'd1 : $rose(i_ffs_rdcount == 2) |=> $fell(o_telem_fifo_ready_n);
2'd2 : $rose(i_ffs_rdcount == 3) |=> $fell(o_telem_fifo_ready_n);
2'd3 : $rose(i_ffs_rdcount == 4) |=> $fell(o_telem_fifo_ready_n);
default : 0;
endcase
endproperty
使用QuestaSim 10.4B,我得到以下錯誤:
** Error: (vlog-13069) checker.sv(196): near "case": syntax error, unexpected case, expecting disable.
是不是與此版本Questasim支持case語句?
謝謝戴夫。替代解決方案是使用'if else'正確嗎? – noobuntu
是,或者將「速率」納入前面的表達式。 –