system-verilog-assertions

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我如何測試i2c高-z條件？

由於上拉，我將i2c信號連接爲tri1。我想看到i2c信號爲高-z，但由於tri1，斷言失敗。知道誰可以回答？

fpga system-verilog verification uvm system-verilog-assertions 2017-05-11

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財產不適用於QuestaSim的案例聲明10.4B

我想直接從SystemVerilog 2012 LRM中使用case語句編寫屬性。 property p_rate_select (logic [1:0] rate); case (rate) 2'd0 : $rose(i_ffs_rdcount == 1) |=> $fell(o_telem_fifo_ready_n); 2'd1 : $rose(i_ffs

system-verilog uvm system-verilog-assertions questasim 2017-04-03

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帶or或（||）的Systemverilog屬性含義未按預期工作？

我試圖編寫sytemverilog斷言來確定時鐘週期（140MHz），具有0.001ns的任意+或 - 值，在此係統屬性屬性中使用「或」運算符（||）表示+/-偏差/時間段的變化但輸出結果並不如預期，任何人都可以解釋這是什麼原因？並且對於clk_prd的任何值，斷言得到斷言，這不是預期的結果，請提及什麼是最佳解決方案？ 下面 代碼段， module clock_gen(); timeun

system-verilog system-verilog-assertions 2017-07-25

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斷言來檢查時鐘邊界的信號轉換

我想做一個斷言，它只檢查時鐘正邊沿的信號轉換。如果信號改變而不是正邊沿，它應該會產生一個錯誤。

system-verilog-assertions 2017-06-06

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我在哪裏可以在監視器中寫入併發斷言？

我要寫以下併發斷言在我的顯示器： assert property (vif.cos == 1 |-> vif_out.y == vif.xi/sqrt(2)); 我試圖把它的run_phase，但我得到了以下錯誤： 併發斷言不會在任務/類方法允許的。 我應該把它放在哪裏？

system-verilog assertions uvm system-verilog-assertions 2017-03-01

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當我們將2個值賦給同一個變量時會發生什麼？

我想做一個簡單的斷言，檢查兩個值是否相等。是否有人可以解釋行爲時，我給你兩個不同的值相同的變量 logic src_sig ; logic dest_sig; logic alt_sig; assign a = src_sig; assign a = alt_sig; assign b = dest_sig; 我斷言順序是： sequence check_seq(X,Y); (X

system-verilog system-verilog-assertions 2017-06-14

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如何檢查是否有信號不使用SystemVerilog聲明立即斷言

我是新來的SystemVerilog斷言改變，我知道我可以檢查是否有信號沒有時鐘之間使用併發斷言蜱改變： assert property (@(posedge clk) enable == 0 |=> $stable(data)); 但是，我會如何不斷使用即時斷言？這是我在網上找到的一個例子，但我不確定它是否是我需要的以及它是如何工作的： assign not_a = !a; always_

system-verilog system-verilog-assertions 2017-06-15

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如何在斷言中使用SystemVerilog序列屬性？

我想說「如果有無限數量的輸入，最終我得到一個輸出」，我該怎麼做？ 在腳本的其他部分，我想假設有限的輸入量，所以我不能只寫「假設有無限數量的輸入」並且在全局範圍內持有。 到目前爲止，我已經寫了屬性： property always_another_valid_input; @(posedge clock) ##[1:$] valid_input; endproperty proper

system-verilog system-verilog-assertions 2017-03-08

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檢查具有+/-容差百分比的時鐘頻率的最佳方法是什麼？

以下是我目前使用的屬性。 property freq_chk (time clk_period , bit disable_chk=0); time current_time; disable iff (disable_chk) ('1, current_time = $time) |=> ((($time - current_time) >= (clk_p

system-verilog uvm system-verilog-assertions 2017-05-11

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基於事件觸發的SV斷言

假設SV接口包含併發斷言屬性。 僅當觸發事件時纔可以啓用此斷言？我嘗試在界面文件中的任務內寫入屬性，但我最後出現錯誤：在「屬性」附近：語法錯誤，意外的屬性。 Interface intf; task e1(); -> e1; endtask wait(e1.triggered); // something like this, where proper

system-verilog system-verilog-assertions 2017-06-30

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