Verilog有沒有一種方法可以在單個文件中生成類似於存儲常量的VHDL包的全局參數？

Question

Verilog有一種方法可以將全局參數存儲在一個類似於存儲常量的VHDL包中的單個文件中嗎？

難道是正確使用SystemVerilog的這一

// File my_pkg.sv 

package my_pkg; 

    class my_class; 
    endclass 
    enter code here 
endpackage 

那麼這個主代碼

`include "my_class.sv" 

感謝

Answer 1

的SystemVerilog具有類似於VHDL（並非巧合）一包的概念。而支持Verilog的大多數現代工具也支持SystemVerilog。

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你會做什麼是

package my_pkg; 

class my_class; 
endclass 
`include "other_class_files.svh" 
enter code here 
endpackage 

然後在你的代碼

進口my_pkg :: *;

請參閱http://go.mentor.com/package-import-versus-include